2. Alat dan Bahan
[Kembali]
1. Panel DL2203D
2. Panel DL2203C
3. Panel DL2203S
4. Jumper
7. Switch
8. Power DC
9. Logic Probe
Pada percobaan ini digunakan J-K flip flop dan D flip flop, yang mana dihubungkan dengan logic state untuk memberikan tegangan sehingga menyebabkan logika 1 dan juga dapat dihubungkan ke ground (untuk logika 0) atau dapat juga dihubungkan dengan clock. Pada dasarna JK Flip flop dibangun dari RS flip flop, akan tetapi JK Flip flop tidak mepunyai kondisi terlarang. Misalkan suatu kondisi dimana pada J-K flip flop B0 terhubung ke ke Reset (R) dan B1 terhubung ke set (S). Pada kondisi ini, R dan S sama- sama diberikan logika 1 (high) sehingga menyebabkan R dan S tidak aktif karena R dan S akan aktif ketika diberikan logika 0. yang mana JK Flip flop akan aktif ketika RS dimatikan dan ketika ada clock, jika diberi input apapun, maka akan terjadi perubahan pada inputnya. Ketika J dan K berlogika 0, maka outputnya tidak akan mengalami perubahan. Sedangkan ketika input J berlogika 0, dan K berlogika 1, maka Q akan berlogika 2 dan Q' merupakan kebalikan dari Q. Sedangkan ketika J berlogika 0 dan K berlogika 1, maka Q akan berlogika 0 dan Q' berlogika 1. sedangkan ketika J dan K berlogika 1, maka outputnya akan memiliki keadaan berlawanan. Sedangkan ketika R atau S diaktifkan, misalnya R berlogika 1, maka Q akan dipaksa untuk berlogika 0. Sedangkan ketika S berlogika 1, maka Q akan berlogika 1. Ketika R diberi input 0 maka R akan aktif karena R dan S merupakan aktif rendah, sehingga R menyebabkan Q berlogika 1atau kondisi ini dinamakan kondisi reset. sedangkan ketika S berlogika 0, maka S akan menyebabkan Q berlogika 1 atau kondisi ini dinamakan kondisi Set.
sedangkan untuk D flip- flop,pada dasarnya merupakan flip flop yang dibangun dari RS flip flop yang keinputan R nya diberi gerbang logika NOT. Misalkan ketika input clock diberi logika 0, maka ketika D diberi logika berapapun tidak akan membuat Q berubah, karena ketika CLK berlogika nol, maka akan menyebabkan flip-flop mengabaikan input D atau D mengalami kondisi don't care sehingga tidak akan memberikan pengaruh apapun terhadap Q. Input D akan memberikan pengaruh terhadap hasil jika Clock berlogika 1 (high).
6. Analisa
[Kembali]
1. Analisa apa yang terjadi saat input B3 dan B2 dihubungkan ke Clock dan K berlogika 1. Gambarkan timing diagramnya
Ketika B2 dan B3 dihubungkan ke clock, maka berarti clock dan J sama- sama memiliki inputan clock. Dimana pada rangkaian percobaan, clock memiliki aktif rendah sehingga J juga akan akan mengikuti clock dan rangkaian akan tertrigger ketika aktif rendah. Ketika input K=1, J yang aktif rendah akan membuat Q berlogika O dan Q' kebalikan dari Q atau berlogika 1.
Adapun timing diagramnya adalah sebagai berikut:
2. Analisa apa yang terjadi saat B5 dan B6 dihubungkan ke clock. Gambarkan timing diagramnya.
Ketika B5 dan B6 dihubungkan ke clock, maka berarti D dan clock sama- sama diberi input clock yang mana akan menghasilkan output Q=1 dan Q'= 0. Disini clock merupakan aktif tinggi dan saat yang bersamaan D juga menjadi berlogika 1 dan mebuat Q=1 atau kondisi ini mebua D dalam keadaan setnya. Sedangkan Q' merupakan kebalikan dari Q atau Q' berlogika 0.
Adapun timing diagramnya adalah sebagai berikut:
7. Link Download
[Kembali]
.jpeg)
Tidak ada komentar:
Posting Komentar